SiC MOSFET并聯(lián)震蕩問題

2025-02-08 13:38:54

在功率半導(dǎo)體的世界里，每一次技術(shù)的跳躍都意味著效率的革命和能源的未來。今天，我們要聊的是一個熱門話題——SiC MOSFET芯片的并聯(lián)震蕩現(xiàn)象。這不僅是工程師們的挑戰(zhàn)，更是推動行業(yè)進(jìn)步的關(guān)鍵所在。具體來說，SiC MOSFET作為一種新型的功率半導(dǎo)體器件，以其耐高溫、耐高壓和低開關(guān)損耗的特性，正逐漸取代傳統(tǒng)的硅基器件。然而，當(dāng)這些高性能的SiC MOSFET芯片并聯(lián)工作時，它們之間的相互作用卻可能引發(fā)一種被稱為“并聯(lián)震蕩”的現(xiàn)象。這種震蕩不僅會降低系統(tǒng)的效率，還可能因為過電壓而損壞芯片。下面，筆者將通過剖析電路及芯片結(jié)構(gòu)，劃歸為具體的電路圖，進(jìn)一步分析并聯(lián)震蕩問題。

（一）SiC MOS并聯(lián)的意義

先來討論下起始問題“為什么要對SiC MOS進(jìn)行并聯(lián)？”，若不進(jìn)行并聯(lián)應(yīng)用，何談并聯(lián)震蕩呢。

在SiC MOSFET從襯底的單晶生長，晶圓切割和拋光，到外延層的生長，再到正面工藝的光刻，刻蝕和離子注入，再到后面的退火激活，表面金屬化一整個制造流程中，工藝不夠成熟。從而導(dǎo)致碳化硅芯片有源區(qū)面積較小，額定電流一般小于150 A，對于一些高功率應(yīng)用中的使用，就需要多顆芯片并聯(lián)，提高電流承載能力。

但對于SiC MOSFET本身的Rdson正溫度系數(shù)（Rdson隨著溫度的升高而變大）特性，決定了SiC MOSFET本身易并聯(lián)的特性。

MOS管在導(dǎo)通狀態(tài)下的電子路徑如圖一，隨溫度升高，電子遷移率降低，器件電阻升高。而電流在器件段的變化又會形成如圖二的負(fù)反饋過程，故SiC MOSFET本身易并聯(lián)。

圖一：導(dǎo)通狀態(tài)下的電子路徑

圖片關(guān)鍵詞

圖二：器件自身的負(fù)反饋過程

圖片關(guān)鍵詞

（二）SiC MOS并聯(lián)震蕩的發(fā)生

針對器件并聯(lián)應(yīng)用電路圖如圖三，理想狀態(tài)為并聯(lián)器件同時開啟，同時關(guān)閉，平分輸出，但實踐上由于并聯(lián)器件之間的差異，往往達(dá)不到我們所想的“1+1=2”的狀態(tài)，更甚至芯片間的并聯(lián)震蕩也成為了不得不去解決的問題。下面我們拆分一下并聯(lián)電路的局部，分析下震蕩原因。以兩并聯(lián)為例，拆分柵極驅(qū)動端電路如圖四，開啟信號從GD信號源發(fā)出，經(jīng)過柵極外置電阻，進(jìn)入GD的輸入端環(huán)路中。

圖三：兩并聯(lián)SiC電路示意圖

圖片關(guān)鍵詞

圖四：兩并聯(lián)SiC拆分電路示意圖

圖片關(guān)鍵詞

如圖五的GD端輸入環(huán)路，不難發(fā)現(xiàn)電路高度對稱，且存在能量儲存型器件柵極電感Lg，米勒電容Cgd，漏極電感Ld。在封裝端，我們不斷提升封裝工藝，降低回路的雜散電感，且涉及高度對稱的封裝電路，在整個環(huán)路中，認(rèn)為對稱位置的電感相同。

圖五：GD端輸入環(huán)路

圖片關(guān)鍵詞

但對稱位置的兩個米勒電容能保持一致嘛，前面我們談到因為制造工藝的問題導(dǎo)致器件參數(shù)的一致性不同，那么就意味著涉及開啟的關(guān)鍵參數(shù)Vth存在一致性問題，而米勒電容Vmiller和閾值電壓Vth存在如下關(guān)系，可以看出Cgd兩端的Vmiller很難保持一致。

圖片關(guān)鍵詞

在圖五電路中，我們假設(shè) Vmiller1 > Vmiller2，在認(rèn)為柵極電感，柵極電阻相同的前提下，有電勢

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